多裸片现场测试须建立在成熟测试方法论之上

核心要点：

现场测试是确保数据中心和汽车硬件长期可靠运行的最佳手段。

双裸片监控、测试与修复策略需要改进测试方案，并引入新的物理感知凸点修复技术。

微凸点尺寸过小，无法直接探测，因此需借助牺牲焊盘进行探针接触。

AI 浪潮的快速推进，已大幅超越了 IC 行业在探针测试、最终测试和系统级测试环节对多芯片系统进行全面失效机制检测的能力。

随着 2.5D 系统的广泛普及以及全 3D-IC 研发的持续推进，现场测试变得愈发重要，工程师需要具备监控、检测和修复现场故障的能力。这在任务关键型场景中尤为迫切——一旦小芯片或互连发生故障，后果可能是灾难性的。与此同时，有效的资源调度也必不可少，以便在控制测试成本的同时，确保具备完整的监控、测试与修复能力。

现场测试的核心思路，是在灾难发生之前，从电气层面提前检测小芯片内部即将出现的故障——更多情况下，是检测数以千计的凸点、硅穿孔（TSV）、再分布层（RDL）走线和过孔，以及混合键合互连中的潜在问题。在现场进行主动维护，意味着系统必须具备冗余能力，能够在需要时将故障通道切换至正常通道，或将运算任务从即将失效的处理核心上迁移出去。

西门子 EDA Tessent Silicon Lifecycle Solutions 部门的 DFT 产品总监 Peter Orlando 表示："仅仅保证初始质量已经远远不够，器件还必须在整个使用寿命周期内持续保持其完整性。因此，现场测试至关重要，能够及时检测新出现的缺陷，无论其成因是硅老化、环境条件变化还是意外应力，在超大规模数据中心和汽车系统等正常运行时间与安全性至关重要的任务关键型应用中，这一点尤为突出。"

对这些复杂器件的行为保持全面可见性，有助于在问题演变为实际故障之前，提前定位薄弱环节并制定修复方案。Synopsys 杰出架构师 Adam Cron 表示："部分芯片能够根据硅全生命周期管理、DFT 及其他现场测试方法的反馈，在现场完成自我修复。UCIe、AIB（高级接口总线）和 HBM4 等接口与总线的众多最新标准，均提供了备用通道或引脚。一旦硅全生命周期管理数据显示出当前或即将发生的故障，系统可自动执行切换以绕过问题。部分芯片还通过复制核心来实现双模冗余，或采用三寄存器配置实现三模冗余，当某个触发器发生故障时，将被另外两个'多数投票'机制所覆盖。"

然而，前提是现场测试必须能够提前检测到即将到来的故障，而这正是片上监控技术大放异彩之处。片上监控器与分析系统可以预测潜在故障。proteanTecs 工程副总裁 Eidan Mendelsohn 表示："时间-失效建模已被应用于数据中心环境，用于将退化趋势与使用情况进行关联，从而实现预测性维护并改善可靠性规划。预测性分析已在整个生命周期中交付出切实的成果。"

除片上监控器之外，可测性设计（DFT）技术正进一步迎接在先进封装中监控多小芯片健康状态的挑战——这一功能借助可用的 AXI 总线，通过 DFT 方法加以实现。

现场测试能够捕获制造测试所遗漏的问题。西门子 EDA Tessent 部门工程副总裁 Nilanjan Mukherjee 表示："现场测试在数据中心中正变得越来越普遍。我们发现了静默数据错误和静默数据损坏的问题，这是由于这些 IC 在长时间内被大量使用——例如用于 AI 训练。许多潜在缺陷正在逃出制造测试的检测范围，原因在于我们没有对晶体管施加足够的应力，导致它们在现场发生失效。这些失效表现为小的延迟型缺陷。其次，间歇性缺陷会因 IC 在现场所承受的条件而出现，例如电源、电压、温度等，这些条件在制造测试中极难复现。"

在现场测试中使用嵌入式确定性测试（EDT）图案，能够实现高效、精准的现场测试，从而检测器件运行过程中可能产生的潜在缺陷。西门子 EDA 的 Orlando 表示："这些缺陷可能涉及硅老化、电压波动、热应力或工作负载引起的退化等问题。"

同样重要的是，现场测试不仅需要在系统运行期间持续进行，还应覆盖上电和断电的过渡时刻——这些时刻同样可能发生故障。Orlando 指出："这些时刻往往容易被忽视，但却可能暴露出在标准运行状态下无法检测到的漏洞。"

面向大数据环境的高速接口

晶圆厂面临着持续的压力，需要在交付最高良率多芯片系统的同时，确保其在数据中心、机器人、自动驾驶汽车等众多场景的现场使用中保持高可靠性。尽管系统级测试和现场测试已存在相当长一段时间，但直到近年来，企业才具备以所需方式传输数据的技术能力，从而开始对芯片从首批硅片到报废全生命周期进行追踪管理。

近年来，一项关键技术进展是高速接口的引入，它使得通过 PCIe（外围组件互连高速）或 USB 等高速 I/O 接口进行现场测试成为可能。PCIe 最初于 2005 年作为计算机通用扩展总线推出，如今已成为数据中心中显卡、固态硬盘、AI 加速器以及 CPU 与 GPU 连接的通用高速互连标准，取代了速度较慢的通用 I/O。

PCIe 此后被重新用于测试目的。Synopsys 产品营销总监 Ash Patel 解释道："测试挑战的根源在于硅容量与可用引脚数量之间的差距持续拉大。随着制程节点不断缩小，芯片容量已大幅提升，但片外 I/O 连接的物理参数却未能跟上步伐。传统上使用低速通用 I/O 引脚进行测试访问的方式已不再适用，通过增加大量 GPIO 引脚来提升带宽、测试大型 SoC 器件中的海量功能，在实践中根本不可行。"

这正是 USB 和 PCIe 大显身手的地方。Patel 表示："最新一代 USB 和 PCIe 能够快速传输海量数据，大幅缩短芯片制造过程中在自动测试设备（ATE）上所花费的时间。功能引脚的复用，为在现场部署阶段运行芯片测试开辟了可能性，作为有效硅全生命周期管理（SLM）策略的一部分，可用于检测退化和老化。"

将 PCIe 接口重新用于 IC 测试，意味着它如今已成为连接测试硬件、仪器与被测器件（DUT）的高速通信骨干。这使工程师能够快速注入测试图案和诊断数据，从而有效压缩测试时间。

台积电高级总监 Sandeep Goel 在近期一场网络研讨会中表示："如果将 GPIO 的带宽与 SerDes（如 DFT、PCIe、USB 或 UCIe）相比，GPIO 的流式扫描矩阵最高可达 100、200 甚至 400 MHz，而使用 SerDes 后带宽提升显著，可将测试时间缩短 10 至 20 倍。"

然而，在高速接口投入使用之前，必须先对其进行验证和测试。首先，在设计验证阶段，通过仿真确保逻辑功能在制造前正确无误。在 ATE 及其他测试阶段，PCIe 需经过扫描测试、ATPG 图案和内置自测（BiST）的检验。尽管这些测试能够确认接口已被正确制造，但只有在配备足够电源和散热平台的条件下进行高速测试，才能判断 PHY 是否能够达到该代 PCIe 规范所要求的通信速率。

由于功耗和散热问题在测试过程中日趋突出，功耗感知 ATPG 正受到越来越多的关注。西门子 EDA 3DIC DFT 与良率技术使能经理 Quoc Phan 表示："功耗感知 ATPG 是一种旨在最小化扫描移位和扫描捕获操作期间功耗的方法。它通过硬件插入与图案生成技术相结合来实现这一目标，在扫描移位操作期间主动减少翻转活动，并尽可能使更多扫描单元保持其前一状态或固定状态。这种对翻转活动的有效控制，可显著降低动态功耗和峰值功耗。"

对于 AI 加速器而言，PCIe 测试尤为关键，因为该接口将加速器连接至主机 CPU 和系统内存。任何缺陷都可能导致 AI 加速器无法被主机 PCIe 控制器识别。

一旦 PCIe 测试完成并确认可正常工作，测试挑战便转变为如何利用该接口访问无法直接触达的"隐藏"裸片。

深入了解现场测试

Synopsys 与台积电近期的一项联合项目，展示了一套多裸片测试策略，涵盖监控、测试与修复机制。他们在 3NP 制程下，在硅中介层上构建了一个双裸片小芯片系统，通过 UCIe 总线互连，并验证了监控、测试与修复能力。台积电的 Goel 表示："对于多小芯片系统，如何以极高速度将测试数据传入和传出堆叠成为一大难题，而这正是我们在此次联合工作中着力解决的问题之一。"

裸片数量越多，访问堆叠中间某个裸片的难度就越大。Synopsys 首席架构师暨院士 Yervant Zorian 表示："可访问性变得至关重要，同时还要充分验证隐藏裸片的各项测试、修复和监控能力。我们必须找到在制造环节和现场使用中都能触达它的方法，因为这既关系到制造结果、制造质量和制造良率，也直接影响现场可靠性、现场 RAS 能力以及系统整体性能。"

图 1：该项目通过 UCIe 裸片间通信、信号完整性监控器和 UCIe 控制器，同时借助 IEEE 1838 标准，展示了监控、测试与修复能力（示意图为简化框图）。资料来源：Synopsys

Zorian 描述了团队在实践中遇到的一项挑战——UCIe 标准目前尚未对此作出规定。"UCIe 裸片间解决方案，包括最初从 16 Gbps 起步、后来扩展至 32 Gbps、如今正向 64 Gbps 迈进的 PHY，正在快速演进。其中一个挑战是任务模式下的健康监控，这并不属于主要标准的范畴，因此必须作为附加能力另行实现。"

为了监控信号健康状况，信号完整性监控器（SIM）与 UCIe 输入端并行运行，对信号进行采样并提供信号健康状态的眼图开口数据。这些 SIM 部署在 UCIe 两端 PHY 的接收侧。Zorian 表示："SIM 数据将告诉我们眼图开口是否足够大，以及如果信号随时间发生退化，将以百分比形式反映退化程度，该数据随即传递至控制引擎。这在汽车和 AI/HPC 等任务关键型应用中尤为重要。"

图 2：UCIe 主信道用于功能数据传输，健康监控则在较低速的边带上执行。多个信号完整性监控器（黑色方框）以采样方式测量信号退化情况，并将结果上报至控制引擎。资料来源：Synopsys

最新标准规定每 32 位配备 2 个冗余位，以便在检测到故障时实现数据通道的切换。然而，Zorian 指出，修复不仅会在现场进行，也会在多芯片封装组装完成后随即执行。"我们必须在制造测试阶段就开始推进这一工作。当我们发现制造过程中存在缺陷时，就要确保封装在交付给用户之前，已针对裸片间已知缺陷完成修复。为此，我们使用熔丝盒、一次性可编程存储器（OTP）或某种非易失性存储器，对缺陷通道进行永久性记录。"

西门子 EDA 的 Mukherjee 介绍了当现场测试发现芯片中存在缺陷组件时，修复工作是如何开展的。"当现场测试识别出芯片的某个故障部分，可以采取多种措施。假设你正在现场运行这项测试，并发现某个内存 BiST 控制器已发生故障。现场测试可以让你判断内存是否可修复——前提是存在一定的修复资源。如果内存可以修复，现场测试还允许你在芯片上执行增量式修复，可以是软修复，也可以是硬修复——后者需要确保 OTP 能够通过提升电压等方式完成编程。"

在现场测试期间，测试图案的注入是常见操作。Mukherjee 表示："DFT 的应用范围正在从制造缺陷识别向持续可靠性测试和现场测试延伸。持续可靠性测试和现场测试涉及在芯片上部署传感器和硅全生命周期管理（SLM）系统，以在不产生过高开销的前提下及早发出预警。现场测试控制器允许将制造测试图案应用于功能环境中，从而能够检测可能随时间缓慢演变的故障。"

Synopsys 展示了 ATPG 图案加载所遵循的路径。Zorian 表示："当隐藏裸片上的某个逻辑块需要 ATPG 图案时，数据将沿以下路径传输：从 PCIe 出发，经过裸片 1，进入其 UCIe 控制器，穿越连接两个裸片的 UCIe 桥接，进入另一裸片的 UCIe 控制器，再传入解码图案的 IP，最终抵达目标逻辑块。"

Synopsys 与台积电在 65nm 中介层上的双裸片小芯片流程中，展示了任务模式下的健康监控，以及向第二个裸片加载 ATPG 图案的完整过程。同时，他们还利用时钟和延迟监控 IP 对内存访问时间和性能进行了测量，并通过 IEEE 1838 并行端口（IJTAG）完成了内存 BiST 测试与修复。Zorian 指出，IEEE 1838 标准允许芯片之间在无需 PHY 接口的情况下相互通信。

台积电的 Goel 进一步阐述了测试策略。"堆叠级测试是关键环节，需要通过堆叠来验证所有功能——凡是能在裸片级别通过裸片本身验证的功能，现在都要通过堆叠级来验证，我们通过 C4 凸点施加测试激励。如果要在制造测试阶段进行修复，就必须生成专门针对 C4 凸点之间区域运行的桥接图案。为此，我们构建了一种物理感知的裸片间测试方法——这一说法目前属于内部术语，也是 IEEE 标准的组成部分——它利用凸点映射文件来判断在特定位置设置桥接在物理上是否可行。这使桥接数量减少了 95% 至 99%，同时将用于桥接的测试图案数量削减了一半。"

由于对微凸点（20μm 凸点，25μm 间距）进行直接测试的要求较高，最终决定不采用直接探测微凸点的方案，转而在多个 50×50μm 的牺牲焊盘上进行探针测试。光学检测和 65nm 中介层的连通性测试双管齐下，确保不存在已知缺陷。

结合硅全生命周期分析的片上监控

片上监控器依托一套能够跨测试阶段关联数据的分析平台来发挥作用。proteanTecs 的 Mendelsohn 表示："要实现有效的前馈与反馈，需要建立在跨多个后硅阶段关联数据之上的预测智能。我们通过部署基于多个后硅阶段片上智能体深度数据训练的机器学习模型来实现这一目标。这些模型能够学习硅的预期行为，并对每颗裸片的偏差进行预测，无论其处于分布的哪个区间。这使得针对质量与功耗/性能管理的个性化方法成为可能。"

片上监控器（即智能体）在异常值检测中同样发挥着关键作用。proteanTecs 业务发展高级总监 Nir Sever 表示："在测试中实现'左移'势在必行，尤其对于基于小芯片的设计而言。你需要在晶圆分选阶段就进行智能测试和异常值检测，以避免在组装后才发现缺陷小芯片所带来的高昂成本。此外，裸片间互连的测试只能在组装完成后进行，届时 ATE 已无法从外部访问这些互连，这带来了额外的挑战。通过利用我们的片上智能体，我们在任务模式下对每条通道的信号时序进行监控，识别可能成为通道修复候选对象的边缘通道，并在 ATE 测试和现场使用中加以处理。"

结语

面向汽车和数据中心的现场测试已被视为不可或缺的基础能力，而部分技术细节仍在持续完善之中。通过片上监控器和 DFT 技术，各企业正在实施预测性测试与修复方法。考虑到当今先进封装中互连数量庞大且仍在持续增长，这些方法的价值不可低估。

一个多裸片监控、测试与修复策略的实例揭示了现场测试的挑战——即便只涉及两个裸片，挑战依然不容小觑。尽管如此，包括 PCIe、UCIe、USB 等高速接口、片上测试控制器、DFT 以及各类配套 IP 和方法在内的各项要素，已能够对器件信号、内存性能和整体器件健康状态进行全面监控，满足任务关键型应用的需求。

Q&A

Q1：现场测试为什么对数据中心和汽车系统如此重要？

A：现场测试能够检测制造测试无法发现的潜在缺陷，包括因硅老化、电压波动、热应力等引发的失效。在数据中心，AI 训练等长时间高强度使用会导致静默数据错误，这些问题在制造阶段难以复现。对于汽车等安全攸关的场景，提前发现故障、实现主动修复，是保障系统正常运行时间和安全性的核心手段。

Q2：UCIe 接口在多裸片测试中如何实现信号健康监控？

A：在 Synopsys 与台积电的联合项目中，信号完整性监控器（SIM）与 UCIe 输入端并行运行，通过采样方式提供眼图开口数据，反映信号健康状态。SIM 部署在 UCIe 两端 PHY 的接收侧，能够量化信号退化程度并将数据上报至控制引擎。由于健康监控并非 UCIe 主标准的组成部分，需作为附加能力单独实现，并借助较低速的边带信道来完成。

Q3：多裸片系统中为何不对微凸点进行直接测试？

A：微凸点尺寸极小（典型规格为 20μm 凸点、25μm 间距），对其进行直接探针接触在技术上面临较大挑战。因此，工程师转而在多个 50×50μm 的牺牲焊盘上进行探针测试，同时结合光学检测和连通性测试来确保中介层质量。此外，采用物理感知的裸片间测试方法，利用凸点映射文件判断桥接位置的物理可行性，可将桥接数量减少 95% 至 99%，测试图案数量也相应减半。